DRAM

Weil kostengünstig und verhältnismäßig schnell, wird Arbeitsspeicher technologisch als DRAM realisiert.

So funktioniert DRAM [1]

Mit hoch­integrierten Schaltungen auf Silizium-Basis werden die einzelnen Speicherzellen mit Transistoren und Kondensatoren realisiert. Jede Speicherzelle repräsentiert ein ein­zelnes Bit in Form einer logischen Null oder Eins.

Durch die geringe Anzahl von Bauelementen pro Speicherzelle ist DRAM gut geeignet, um auf wenig Platz eine hohe Kapazität zu erreichen. Der Nach­teil des dynamischen RAMs lässt sich aus dem Namen ableiten: Die in den Zellen gespei­cherte Information bleibt nur für sehr kurze Zeit erhalten und muss durch aufwendige Me­chanismen ständig aufgefrischt werden - zu Lasten der Performance, weil während des Refresh nicht auf den Speicher zugegriffen werden kann.

Ist höchste Geschwindigkeit gefragt, kommt mit dem statischen RAM ein anderer Spei­chertyp zum Einsatz. Mit SRAM [2] werden hauptsächlich die schnellen Prozessorregister und Caches [3] auf­gebaut. Dieser Speichertyp hält die abgespeicherte Information ohne sie ständig aufzu­frischen. Die einfachere und damit schnellere Ablaufsteuerung bringt aber den Nachteil von komplexeren und damit teureren Speicherzellen mit sich. Ist höchste Pa­ckungsdichte gefragt, führt nach wie vor nichts an den dynamischen Speichern vorbei.

Beiden Speichertypen ist gemeinsam: Wird die Spannungsversorgung unterbrochen, ist die gespeicherte Information unweigerlich verloren.

1-Bit-Speicherzelle

Die einzelne Speicherzelle ist sehr einfach aufge­baut. Der Zustand einer Zelle und damit die enthal­tene digitale Information ist durch Ladungsspei­cherung in einem Kondensator festgehalten. Die An­steuerung der Zelle übernimmt ein Schalter in Form eines CMOS-Transistors. Er kann die Ladung im Konden­sator isolieren, oder zum Ein- und Auslesen eines Datums [4] durchschalten. Das Gate [5] des Transistors ist mit einer Wortleitung verbunden. Liegt der Pegel dieser Si­gnalleitung auf low, dann befindet sich der Transistor im hochohmigen Zustand. Die Ladung des Konden­sators ist isoliert und bleibt gespeichert. Zum Schreiben oder Lesen der Speicherzelle wird der Si­gnalpegel der Wortleitung auf high ange­hoben. Der Transistor ist jetzt leitfähig und verbindet den Kondensator mit der Bit-Leitung. Beim Schreiben gleicht sich die Ladung des Kondensators entsprechend dem Pegel der Bit­leitung an, auf der die zu schreibende Information liegt (0 oder 1).

Umgekehrt ist es beim Lesen: Vereinfacht gesagt wird die Bitleitung auf den Pegel des Kondensators gehoben. Da die Ladungen der Speicherkondensatoren aber sehr gering sind, bedarf es noch einiger zusätzlicher elektrischer Maßnahmen, um definierte Signale zu bekommen.

Abbildung 1: Die Schaltung der Einheitsspeicherzelle ist mir nur je­weils einem Transistor und Konden­sator realisiert.

• WL (Wortleitung) wird auf das Gate eines Feldeffektransistors geschaltet
• WL aktiv => Transistor schaltet durch und der Spannungspegel eines Kondensators lässt sich mit BL (Bitleitung) auslesen bzw. setzen
• C ist klein => daher entlädt sich der Kondensator schnell, die Ladung muss regelmäßig aufgefrischt werden (Refresh)

Speichermatrix

Die Einheitsspeicherzellen - bestehend aus Transistor und Kondensator - sind in den DRAM-ICs in einer Matrix aus Zeilen und Spalten angeordnet. In dieser Matrix lässt sich jede einzelne Zelle über die Zeilen- und Spal­tennummer eindeutig adressieren. Zieht man ein 16-MBit-DRAM zur Betrachtung heran, so besteht es aus rund 16,8 Millionen Zellen. In einer Matrix angeordnet, ergeben sich 4096 Zeilen und 4096 Spalten. Im Fachjargon wird die Zeile oft als Page [6] be­zeichnet. Die Anzahl der Spalten gibt die Page Size an.

Die Adressierung des Speichers erfolgt in zwei Schritten. So werden die Adressen für Zeile und Spalte an den DRAM-Chip zeitlich nacheinander übergeben. Dieses Adress-Multiplexing [7] genannte Verfahren hat einen einfachen Grund: Im obigen Beispiel des 16-MBit-DRAMs mit 4096 Zeilen ist eine 12-Bit-breite Adresse zur eindeutigen Zeilenansteue­rung erforderlich (2¹² = 4096). Gleiches gilt für die 4096 Spalten. Insgesamt wären dem­nach 24 Adresspins erforderlich, wenn die Zei­len- und Spaltenadresse zur gleichen Zeit anliegen soll. Durch das Multiplexing halbiert sich die Anzahl der Adresspins - im Zuge der Miniaturisierung nicht wegzudenken.

Die Steuerung des Multiplexing von Zeilen- und Spaltenadresse übernehmen die beiden Steuersignale /RAS [8] und /CAS [9]. Sie zeigen dem DRAM-Chip an, ob das von der Speicher­steuerung (Chipsatz [10] auf dem Mainboard) angelegte Adress-Signal zur Zeilen- oder Spal­tenansteuerung bestimmt ist. Ist das für die Zeilenadressierung verantwortliche Steuersi­gnal /RAS aktiv, so wird die anliegende Adresse in den Adresspuffer des DRAMs einge­lesen und an den internen Zeilendecoder weitergeleitet und dekodiert. Nach einer de­finierten Verzögerung stellt der Mainboard-Chipsatz die Spaltenadresse an den Adressein­gang des Speichers. Durch das jetzt aktive /CAS-Signal erkennt das DRAM, dass es sich nun um eine Spaltenadresse handelt. Der Adresspuffer liest die Adresse ein und leitet sie diesmal an den Spaltendecoder weiter. Die jetzt eindeutig definierte Speicherzelle kann ihr Datum über die Bitleitung an den Lese­verstärker übergeben. Nach der Verstärkung der ausgelesenen Information liegt diese über einen Ausgangspuffer am DQ-Pin des DRAMs bereit.

Beim Beschreiben der Speicherzelle aktiviert die Speichersteuerung noch das Schreibsi­gnal WE [11]. Das DRAM liest die am DQ-Pin anliegenden Daten in den Dateneingangspuffer ein. Der Leseverstärker arbeitet das Datum auf und führt es der adressierten Speicherzelle zu.

Abbildung 2: Blockdiagramm eines DRAMs mit allen Steuerelementen

• 1-Bit-Zellen sind in einer Matrix angeordnet
• Bsp. 16 Mebit = 4096 Zeilen x 4096 Spalten
• 4096 = 2¹² => 12 Adressleitungen, da Zeilen- u. Spaltenadresse nacheinander angelegt werden (Zeitmultiplex)
  
• /RAS aktiv => Zeilenadresse, /CAS aktiv => Spaltenadresse liegt an
• /WE aktiv => Schreiben
  

Interne Organisation

Die Speichermatrix des DRAMs kann sich in­tern je nach IC-Typ aus mehreren parallelen Speicherfeldern zusammensetzen. Die Auftei­lung ist der Organisation des DRAMs zu ent­nehmen. Beispiel: Ein 16-MBit-DRAM gibt es wahlweise mit einer Organisation von 4Mx4, 2Mx8 oder 1Mx16. Die Gesamtkapazität des ICs ist dabei immer 16 MBit. Die erste Zahl in der Organisationsangabe gibt die Größe eines einzelnen Speicherfeldes in MBit an. Die zweite Zahl steht für die Anzahl der parallelen Speicherfelder. Ist ein 16-MBit-DRAM-Bau­stein mit der Organisation von 2Mx8 angege­ben, so besitzt er intern acht parallele Spei­chermatrizen mit jeweils 2 MBit Größe. Die Angabe für die Anzahl der Speicherfelder entspricht gleichzeitig der Datenwortbreite des ICs - pro Speicherfeld ist ein Datenpin vorhanden. Im angeführten Beispiel besitzt das DRAM acht Datenpins.

Bei den einzelnen Speichermatrizen kann die Aufteilung der Zeilen und Spalten symme­trisch oder asymmetrisch sein. Das Verhältnis von Zeilen zu Spalten ist über den Parame­ter Refresh Cycle definiert. In den Datenblättern der DRAMs ist diese Angabe mit Ref. abgekürzt und mit Werten von 1K, 2K, 4K oder 8K angegeben. Er bezeichnet die Anzahl der Zeilen, die regelmäßig aufzufrischen sind.

In dem Beispiel des 16-MBit-DRAMs mit der Organisation von 2Mx8 ist der Parameter Refresh Cycle mit dem Wert 4K beziffert. Die Größe der einzelnen Matrix beträgt 2 MBit. Bei einer Zeilenanzahl von 4K = 4096 muss die Spaltenanzahl 512 sein, um auf die ins­gesamt 2048 Speicherzellen zu kommen. Für die Adressierung der 4096 Zeilen ist so­mit eine Adressbreite von 12 Bit notwendig: 2¹² = 4096.

Zur Spaltenadressierung reicht eine Adress­breite von 9 Bit aus: 2⁹ = 512. Das Verhältnis der Adressbreiten gibt das Mapping[12] des DRAMs an. Im Beispiel besitzt das IC ein Mapping von 12/9. Diese Angabe kann wichtig sein, weil nicht jeder Chipsatz jedes Speicher-Mapping unter­stützt. Typische Mappings sind 11/10, 11/11, 12/8, 12/10, 12/12 und 14/8.

Abbildung 3: 16 MBit DRAM in 2Mx8 Organi­sation und einem Refresh-Cycle von Ref. 4K. Ein Datum von einem Byte Breite wird aus acht Speicherfeldern übereinander gebildet.

• Je nach IC-Typ setzt sich das DRAM aus mehreren Speicherfeldern zusammen (Bsp. 16MBit = 2MBit x 8)
• Anzahl der Speicherfelder = Datenwortbreite (Bsp. 8 Bit)
• Refresh Cycle = Anzahl der aufzufrischenden Zeilen
  (Bsp. 4096 Zeilen => Ref = 4K)

Abbildung 4 zeigt die Signalbelegung eines ty­pischen 16-MBit-DRAMs mit einer 2Mx8 Organi­sation: Neben den zwölf Adresslei­tungen besitzt der Baustein noch acht Da­tenpins für die einzelnen Speicherfelder.

Abbildung 4: Pin-Belegung eines typischen DRAM-ICs mit 2Mx8 Organisation

• Bsp. 4096 (2¹²) Zeilen, 512  (2⁹) Spalten => Mapping = 12/9
• Mapping muss zum Chipsatz passen
  

Lesezugriff

Das zuverlässige Auslesen der Speicherzellen ist durch die extrem kleinen Kondensator­kapazitäten von einigen pF nur durch zusätzliche elektrische Maßnahmen gewährleistet. Wie bereits im Abschnitt 1-Bit-Speicherzelle erwähnt, ist das Gate des Transistors mit der Wortleitung zur Aktivierung der Zelle verbunden. Über den durchgeschalteten Transistor liest die Bitleitung den Inhalt des Kondensators aus. In der Praxis befindet sich pro Spalte nicht eine Bitleitung, sondern ein Bitleitungspaar BL/BL. Die Speicherzellen sind jeweils abwechselnd mit einer der beiden Leitungen verbunden.

Vor dem Beginn des Schreib-/Lesevorgangs mit der Aktivierung der Wortleitung werden alle Bitleitungspaare auf die halbe Versorgungsspannung vorgeladen. Diesen Vorgang übernimmt der Vorladeschaltkreis. Ein internes Steuersignal schließt die Bitleitungspaare kurz und lädt sie so exakt auf den gleichen Spannungspegel V_CC/2. Nach einer definierten Zeitspanne deaktiviert die interne DRAM-Steuerung den Vorladeschaltkreis. Die für diesen Ladevorgang benötigte Zeit hat die Bezeichnung RAS-Precharge-Time [13].

Erst nach dieser Zeit kann der eigentliche Zugriff beginnen. Beim Anlegen der Zeilen­adresse erfolgt die Aktivierung der entsprechenden Wortleitung. Dass es sich dabei um eine Zeilenadresse handelt, wird dem DRAM durch das /RAS-Signal mitgeteilt. Die Transistoren der Spei­cherzellen dieser Zeile schal­ten durch und deren Konden­satorladungen fließen auf die mit V_CC/2 vorgeladenen Bit­leitungspaare. Bei einem ge­ladenen Kondensator (lo­gische 1 abgespeichert) wird das Potenzial der Bitleitung leicht angehoben. Ein leerer Kondensator (logische 0 abgespeichert) zieht durch den Ladevor­gang das Po­tenzial der Bitleitung leicht herab. Die zweite Leitung des Bitleitungspaares behält sein vorgeladenes Potenzial V_CC/2 bei. Ein von der DRAM-Steuerung aktivierter Leseverstärkerschaltkreis verstärkt nun die Potenzialdifferenz eines Bitleitungspaares. Bei erhöhtem Potenzial der Bitleitung hebt er diese auf die Versor­gungsspannung V_CC an, bei erniedrigtem Potenzial zieht er sie auf Masse. Die zweite Leitung des Bitleitungspaares wird auf das entgegengesetz­te Potenzial gezwungen.

Nachdem sämtliche Zellen und damit Bitleitungspaare der angesteuerten Zeile aus­gelesen und verstärkt wurden, kommt jetzt erst die Spaltenadresse ins Spiel. Das /CAS-Signal si­gnalisiert dem DRAM eine anliegende Spaltenadresse. Der Spal­tendecoder entschlüsselt die Adresse und aktiviert in einem I/O-Block die entspre­chende Spalte. Der I/O-Block übernimmt vom Leseverstär­ker, der vormals die kom­plette Zeile eingelesen und verstärkt hat, nur das Datum der adressierten Spalte und führt es dem Datenaus­gangspuffer zu. Die elektrisch erforderliche Zeit zwischen der Zeilen- und Spalten­adressierung heißt RAS-CAS-Delay und ist von der Speichersteuerung einzuhalten. Als RAS-Zugriffszeit bezeich­net man die Wartezeit zwischen dem Anlegen der Zeilenadresse (Aktivierung des /RAS-Signals) und dem Bereitstehen der Daten am Ausgangspin - oft nur Zugriffszeit genannt.

Sofort nach Abschluss der Datenausgabe erfolgt eine Deaktivierung des Leseverstärker­schaltkreises, der Zeilen- und Spaltendecoder und damit auch des I/O-Blocks. Die Ladungen der Speicherzellen in der vormals aktivierten Zeile sind wieder isoliert und besitzen ihren ursprünglichen Wert. Jetzt erfolgt die Aktivierung des Vorladeschaltkreises, der die Bitleitungspaare wieder auf V_CC/2 vorlädt. Die Zeitspanne nach Abschluss der Da­tenausgabe bis zum Beginn des nächsten Lesevorgangs ist die bereits erwähnte RAS-Precharge-Time - vorher darf kein /RAS-Signal für die neue Zeilenadresse anliegen. Die gesamte Zeit vom Anlegen einer Zeilenadresse bis zur nächsten Zeilenadresse wird als Speicher-Zykluszeit bezeichnet.

Wie die Vorgehensweise beim Lesen einer Speicherzelle ersichtlich macht, entstehen durch das Adress-Multiplexing keine Performance-Einbußen. Es bringt also keinen Vorteil, die komplette Zellenadresse auf einmal einzulesen - außer den Nachteil der doppelten Adresspins.

Abbildung 5: Timing-Diagramm von DRAM bei einem Lese­zyklus mit typischen Zugriffszeiten

• t_RP – Das Bitleitungspaar wird auf V_CC/2 vorgeladen.
• Die Zeilenadresse liegt an und alle Kondensatorladungen der Zeile heben, bzw. senken die angeschlossenen Bitleitungen minimal, ein Leseverstärker verstärkt die minimale Differenz zwischen den Bitleitungen. Die Kondensatoren der ganzen Zeile werden neu aufgeladen.
• Spaltenadresse liegt nun an und nur die Bitleitung der aktivierten Spalte wird dem Datenausgangspuffer zugeführt

Schreibzugriff

Der Schreibvorgang unterscheidet sich nur wenig vom Lesevorgang der Speicherzelle. Wie beim Lesen übergibt die Speichersteuerung bei aktiviertem /RAS-Signal zuerst die Zeilenadresse an das DRAM. Die Adresse wird dekodiert und die entsprechende Wort­leitung in der Speichermatrix aktiviert. Die Bitleitungspaare nehmen mit Hilfe des Lesever­stärkers wieder das Potenzial der freigeschalteten Speicherzellen an. Gleichzeitig mit dem Anlegen des /RAS-Signals teilt die Speichersteuerung über das WE-Signal mit, dass ein Schreibvorgang erfolgen soll. Der Dateneingangspuffer liest das zu schreibende Datum ein und lädt die beiden I/O-Leitungen entsprechend auf. Nach dem RAS-CAS-Delay über­gibt die Speichersteuerung dem DRAM die zugehörige Spaltenadresse der zu beschreibenden Speicherzelle. Nach der Dekodierung im Spaltendecoder schaltet dieser die entsprechenden Zellen des I/O-Blocks frei, die das eingelesene Datum dem Lesever­stärker zuführt. Der Leseverstärker verstärkt den Signalpegel des Datums und lädt das Bit­leitungspaar auf den zu schreibenden Wert: Ist das zu schreibende Datum eine Null, wird der Pegel der BL-Leitung ebenfalls auf Null gezwungen. Umgekehrt ist es, wenn eine Eins zu schreiben ist. Durch die Treiberstärke des Leseverstärkers wird das zu schreibende Si­gnal von dem bestehenden schwächeren Signal der Speicherzelle nicht be­einflusst und überschrieben.

Die Signalpegel der restlichen Bitleitungspaare bleiben von dem Schreibvorgang unbe­einflusst und werden wie beim Lesen von den Leseverstärkern verstärkt.

Nach dem Schreibvorgang deaktiviert die interne DRAM-Steuerung wieder den Zeilen- und Spaltendecoder und den Leseverstärkerschaltkreis. Alle Speicherzellen sind somit isoliert und der Vorladeschaltkreis lädt die Bitleitungspaare erneut auf V_CC/2 vor. Nach Be­endigung des Vorladevorgangs (RAS-Precharge-Time) kann der nächste Lese-/Schreibzu­griff erfolgen.

• Alles wie beim Lesezugriff, nur wird beim Anliegen der Spaltenadresse nun mit dem /WE-Signal bewirkt, dass das Bit im Dateneingangspuffer den adressierten Kondensator des jeweiligen Feldes entweder lädt oder entlädt.

Refresh

Die Vorteile der DRAM-Technologie durch den einfachen Zellenaufbau sind zweifelsohne die hohen realisierbaren Packungsdichten. Nachteil: Die Kondensatoren lassen sich nicht ideal produzieren und verlieren durch Leckströme des Transistors über die Zeit ihre Ladungen. Technologiebedingt muss die Information in den Zellen also regelmäßig aufge­frischt werden. Der Zeitabstand, nach der ein erneuter Refresh des Kondensators erfolgen muss, ist sehr klein und wird Refresh Period genannt. Je nach Typ liegt er im Bereich von wenigen ms bis zu über 100 ms. Der Refresh der Zellen findet immer zeilenweise statt.

Beim Refresh eines kompletten DRAMs sind demnach alle Zeilen einmal zu aktualisieren, um dann wieder mit dem nächsten Durchlauf zu beginnen. Die Anzahl der in der Spei­chermatrix enthaltenen Zeilen lässt sich aus dem Parameter Refresh Cycle entnehmen. Ist im Datenblatt eines DRAMs ein Refresh Cycle von 4K angegeben, so ist die Speicherma­trix aus 4096 Zeilen aufgebaut. Die verbreitetsten Refresh Cycles bei DRAM-ICs sind 1K, 2K, 4K und 8K. Ein 16-MBit-DRAM mit einem 2K-Refresh besitzt beispielsweise eine Refresh Period von 32 ms. Innerhalb dieser Zeit müssen alle Zeilen des Speicher-Arrays einmal durchlaufen sein. Die Ausführung mit einem 4K-Refresh benötigt durch die doppelte Zeilenanzahl für den kompletten Refresh 64 ms.

Ein Hauptunterscheidungsmerkmal der beiden 16-MBit-Chips liegt durch die verschiedene Zeilen/Spalten-Organisation in der Leistungsaufnahme. Dabei benötigt die 2K-Version mehr Leistung als die 4K-Version, obwohl sie weniger Zeilen auffrischen muss. Hin­tergrund: Die Leistungsaufnahme der Schaltung für die Zeilenadressierung ist kleiner als von der Schaltung zur Spaltenadressierung. Während die Zeilenadressierung, vereinfacht gesagt, nur die Transistoren einer Zeile ansteuert, werden pro Spalte durch den Verstär­kerschaltkreis zusätzlich die Kondensatorladungen ausgelesen und verstärkt. Ein 16-MBit-DRAM mit einer 4Mx4 Organisation muss in der 4K-Version 1000, in der 2K-Version 2000 Spalten pro Zeile auffrischen. Ein Refresh, der weniger Spalten pro Zeile an­steuert, er­fordert weniger Strom. So verbraucht die 2K-Version zirka 20 Prozent mehr Leistung als die 4K-Version.

Die Ablaufsteuerung für das Auffrischen des DRAMs übernimmt ein Refresh Controller. Diese Schaltung steuert Zeile für Zeile nach einem definierten Zeitintervall an und initiiert einen Refresh. Der Refresh-Controller kann sich extern auf dem Mainboard befinden (Chipsatz) oder ist als interner Schaltkreis im DRAM implementiert. Der Refresh-Vorgang kann nach verschiedenen Optimierungsverfahren ablaufen.

Abbildung 6: Interne Realisierung der Refresh-Logik bei DRAMs

• Refresh findet zeilenweise statt
• 2K-Refresh ist doppelt so schnell wie 4K-Refresh
  
• Bei gleicher Speichergröße hat der 2K-Refresh aber eine größere Stromaufnahme, da doppelt soviele Spalten aufgefrischt werden müssen
  

RAS only Refresh

Eine vom Ablauf her sehr einfache Refresh-Art ist der RAS only Refresh, der mit einem Blindlesezyklus zu vergleichen ist. Bei ak­tiviertem /RAS-Signal weist der Refresh-Con­troller dem DRAM eine Refresh-Adresse (Zei­lenadresse) zu. Die Ladungen der Zellen in dieser Zeile fließen auf die Bitleitungspaare und werden vom Leseverstärkerschaltkreis verstärkt. Dieser Vorgang frischt wie beim nor­malen Lesen die Zellen auf. Im Gegensatz dazu bleibt aber bei einem Refresh-Zyklus das /CAS-Signal inaktiv. Da­mit bleiben die Daten der Zeile vom I/O-Block und Datenaus­gangspuffer isoliert. Nach Been­digung der Auffrischung einer Zeile muss wie bei einem normalen Lesezyklus die RAS-Precharge-Time eingehalten werden - auch bei einem direkt folgenden Refresh-Zugriff. In dieser Zeit findet die Vorladung der Bitleitungen auf die halbe Versorgungsspannung durch den Vor­ladeschaltkreis statt.

Der einzige Unterschied zu einem Lesezyklus ist beim RAS only Refresh das Weglassen der Spaltenadresse. Der Refresh-Controller inkrementiert nach jedem Refresh-Zugriff mit einem Counter die Zeilenadresse fortlaufend, bis alle Zeilen durchlaufen sind, um dann wieder von Neuem zu beginnen. An Performance kostet diese Refresh-Art bei N Zeilen eine Zahl von N ganzen Lesezyklen.

Abbildung 7: Timing-Diagramm eines RAS-only-Refresh.

• Ist mit Blindlesezyklus vergleichbar
• Nach /RAS-Aktivierung (Zeilenadresszu-weisung) bleibt /CAS inaktiv (Spaltenadressierung entfällt) => Datenausgangspuffer bleibt isoliert
  

Realisierung in Silizium

Integrierte Schaltungen auf Silizium-Basis sind im Wesentlichen nach dem gleichen Prinzip gefertigt. Die Schaltkreise und Komponenten bestehen aus Schichten mit unterschiedlichem Material. Diese Schichten sind auf einem Substrat mit verschiedenen Herstellungsverfahren und -schritten aufge­bracht. Über Masken werden die Strukturen mit Hilfe von Lithografie[14]- und Ätztechniken auf dem Siliziumsubstrat realisiert.

Als Grundlage für die Speicherzelle wird ein Substrat mit p-Dotierung[15] verwendet. Dieses Substrat isoliert die beiden Source- und Drain-Bereiche mit ihrer n-Dotierung[16] elektrisch voneinander, die zusammen mit dem Gate den Transistor darstellen. Das Gate ist durch eine Isolationsschicht vom Sub­strat elektrisch getrennt und bildet den An­schluss für die Wortleitung. Mit ihm wird die Leit­fähigkeit des Kanals zwischen Source und Drain gesteuert. Der Kondensator ist sehr einfach realisiert: Eine Elektrode ist mit Masse verbunden. Als Gegenpart dient der n-do­tierte Source-Bereich, der die Ladungsträger speichert. Getrennt sind die beiden Bereiche, wie bei einem herkömmlichen Kondensator, durch eine dielektrische Isolierschicht. Durch die beiden Feldoxidschichten an den Außen­bereichen ist die Speicherzelle abgegrenzt und von benachbarten Zellen elektrisch ge­trennt.

Solange keine Spannung am Gate anliegt, ist der Kondensator von der Bitleitung abge­schnitten und die Information bleibt gespeichert. Um den Kondensator auszulesen oder zu beschreiben, muss am Gate eine positive Spannung über die Wortleitung anliegen. Das elektrische Feld am Gate drängt die positiven Ladungsträger des p-Substrats aus dem Ka­nal zwischen Source und Drain. Der Bereich unter dem Gate mutiert somit zu einem n-lei­tenden Substrat und stellt die Leitfähigkeit zwischen Source und Drain her. Die Ladungen des Kondensators können nun zur Bitleitung hin abfließen. Auf diese Weise lässt sich die Speicherzelle auslesen oder neu beschreiben.

Zur Orientierung der Größenordnungen: Die Fläche einer einzelnen Speicherzelle liegt im

Mikrometer-Bereich. Bei einer Die-Fläche von typischen 4 Quadratmillimeter lassen sich derzeit über 256 Millionen Zellen realisieren. Das entspricht einer Speicherkapazität von 256 MBit.

Abbildung 8: Realisierung der DRAM-Zelle in einer einfachen Silizium-Schichtenstruk­tur.

• Belichtungsverfahren und Ätztechniken auf p-dotiertem Silizium
• Gate und Kondensatorelektrode sind davon isoliert
• Keine Spannung am Gate => Kondensator bleibt von Bitleitung isoliert
• Spannung am Gate => el. Feld drängt pos. Ladungen zwischen den n-dotierten Source- u. Drainbereichen heraus, der Kanal wird negativ und damit leitend
  

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