DDR-Timingparameter

Standardisierung

Die JEDEC Solid State Technology Association (kurz JEDEC) ist eine US-amerikanische Organisation zur Standardisierung von Halbleitern. Sie nimmt u.a. eine Standardisierung des SDRAM vor, an die sich die meisten Hersteller halten.

Die Speicherriegel sind ab DDR2 daher folgendermaßen beschriftet:

Geschwindigkeit

Neben der Kapazität ist vor allem die maximale Geschwindigkeit des Moduls interessant. "PC3-12800" kennzeichnet Speicherriegel aus DDR3-1600-Chips, die 12,8 Gigabyte pro Sekunde liefern können. Damit ergibt sich eine recht einfache Möglichkeit der Zuordnung von Prozessoren beziehungsweise Chipsätzen und passenden Speichermodulen. In diesem Fall passt das Modul zu einem 800 MHz I/O-Bus.

Die Module sind innerhalb der Speicherfamilie kompatibel. D.h. obiges Modul läuft auch an einem 667 MHz I/O-Bus wird aber nicht voll ausgereizt. Es würde auch an einem schnelleren Bus, z.B. an einem 1066 MHz I/O-Bus funktionieren, dass hätte dann allerdings zur Folge, dass der Speicherkontroller auf der anderen Seite Wartezyklen einlegen muss, weil das Speichermodul nicht mithalten kann.

Latenzzeiten

Nach dem ersten Bindestrich folgen die wichtigsten Latenzzeiten CL = t_CAC (CAS Latency = CAS-Zugriffszeit), t_RCD (RAS-CAS-Delay = RAS-CAS-Verzögerung und t_RP (RAS-Precharge-Time = RAS-Vorladezeit), und zwar in Anzahl der Bus-Taktzyklen ausgedrückt. Ab DDR2-Speicher sind nur ganzzahlige Zeiten erlaubt, man kommt deshalb mit drei Ziffern aus ("333" für 3-3-3).

Im optimalen (und häufigen) Fall liegen gewünschte Daten unmittelbar hintereinander in derselben, bereits geöffneten gleichen Zeile aller Speicherfelder (Page). Um diese Daten zu bekommen, muss der Speichercontroller nun nicht mehr zuerst die Zeilenadresse übertragen, sondern sendet lediglich ein weiteres Spalten-Adressmuster (Page Hit). Weil dieser Fall so häufig auftritt, ist CL eine besonders wichtige SDRAM-Latenzzeit.

Einige Informationen findet man nicht auf dem Typenschild (z.B. Betriebsspannung mit Toleranzbereich, Temperatur-Grenzwerte oder weitere Latenzzeiten wie t_RAS oder t_RC). Diese Parameter sind in den JEDEC-Spezifikationen exakt festgelegt und müssen deshalb nicht separat ausgewiesen werden. Die Activate-to-Precharge-Zeit t_RAS wird von Übertaktern dennoch gerne genannt, indem sie in Abwandlung der JEDEC-Nomenklatur nach einem Bindestrich hinter t_RP steht, also etwa in PC3200-2022-5 mit einer Dauer von fünf Taktzyklen.

Die PC-Tuner erwähnen häufig auch noch die Command Rate (1T/2T), obwohl diese Latenzzeit keine isolierte Eigenschaft der Speicherchips, der Module oder des Speichercontrollers darstellt. Diese zusätzliche Wartezeit wird vielmehr dann fällig, wenn relativ viele Chips am Speicherkanal hängen und deshalb die Adressleitungen des Speichercontrollers stärker belastet sind - bei ungepufferten DIMMs sind die Adresseingänge sämtlicher Chips eines Speicherkanals parallel geschaltet. Bei Intel-Chipsätzen ist die Command Rate nicht variabel, bei AMD64-Prozessoren hängt sie von der Zahl der belegten Ranks im Speicherkanal ab: Bis zu drei Ranks (ein Double-Rank und ein Single-Rank-DIMM) lassen sich bei 200 MHz mit 1T Command Rate ansprechen, bei zwei Double-Rank-Modulen im Kanal muss man entweder die Command Rate verlängern oder die Taktfrequenz auf 166 MHz absenken (also die Taktzyklusdauer verlängern).

Info: Jedes DIMM-Modul trägt ein oder zwei Ränge (Ranks) von Speicherchips. Ein Rank ist eine Chip-Gruppe, die zusammen i.d.R. alle 64 Datenleitungen des Speicherkanals belegt, um auf einmal eine ganze Zeile des Cache auffüllen zu können.

Es ist sehr schwierig, die quantitative Bedeutung der einzelnen SDRAM-Latenzzeiten für die Geschwindigkeit des Hauptspeichers abzuschätzen. Die Verzögerungen treten im typischen PC-Betrieb nämlich in zufälliger zeitlicher Verteilung auf. Die Häufigkeit der einzelnen Zugriffstypen und damit des Auftretens bestimmter Latenzzeiten hängt dabei nicht ausschließlich vom gerade verarbeiteten Code ab, sondern beispielsweise auch von der Größe der Caches und der Cache Line Length des Prozessors, der Organisation der Speicherchips, der Zahl der Ranks im Speicherbus und der Zahl der Speicherkanäle. Dazu kommen noch weitere Einflussfaktoren wie die regelmäßig wiederkehrenden Refresh-Zyklen oder das Throttling (eine Drosselung der Speicherzugriffsrate, um Überhitzung der Speicherchips zu vermeiden).

Bei den Latenzzeiten muss man berücksichtigen, dass die Zahl Taktzyklen mit der Periodendauer des Bustaktes gemeinsam bewertet werden muss: Wichtig sind die absoluten Totzeiten - und die sind beispielsweise bei PC2100-2022-Speicher exakt gleich lang wie bei einem PC2-5300-555-Modul, weil die Taktzykluslänge beim letzt genannten Speicherriegel eben genau zwei Fünftel des ersteren beträgt.

Eine Abschätzung kann mit folgender Formel vorgenommen werden:

\( t_{Zugriff} \geq \frac{t_{CL} + t_{RCD}}{f_{I/O}} = \frac{2 \cdot( t_{CL} + t_{RCD})}{f_{Eff}} \)

Benchmark-Ergebnisse und Fazit

Benchmark-Ergebnisse zeigen, dass schnelle und teure Speicheriegel im günstigsten Fall 7,7 % Leistungssteigerung gegenüber den Standardmodulen bringen, was im Alltagsgebrauch selten oder gar nicht zu spüren sein dürfte.

Bei der AMD-Architektur kann es sogar dazu kommen, dass die schnellen und damit kleineren Speicherchips durch ihre höhere Zahl einen Wechsel der Comand Rate von 1T auf 2T notwendig machen und damit im Ergebnis keinen Vorteil haben.

Meistens bringt der Kauf eines Prozessors der nächst höheren Taktfrequenzstufe deutlich mehr als die Investition in teuren Speicher.

Nebenstehend ist die manuelle Einstellung des DRAM Timings im BIOS abgebildet

Vorsicht! Zu kurze Latenzzeiten führen zu unstabilen System. Daher im Zweifel das DRAM Timing vom BIOS automatisch vornehmen lassen.

Quellen:

Windeck, C.: Zellenrennen. c’t 2006, Heft 8, S.210ff

https://de.wikipedia.org/wiki/JEDEC_Solid_State_Technology_Association (20.02.2019)

https://www.ocinside.de/test/mainboard_asrock_h370_pro4_d/4/ (20.02.2019)

https://www.elektronik-kompendium.de/sites/com/0410031.htm (20.02.2019)